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| 学术文章：关于高性能微处理器的综述 [服务器技术资料] |
| 中国龙芯论坛 |
| 2007-4-20 8:57:00 文/ |
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2．国内外现状
目前国外高性能微处理器的研制有两个明显的趋势。一是研制高性能处理器的公司在市场的洗牌中越来越集中到少数几家；二是单处理器性能的继续提高在主频、结构、功耗等方面都碰到了明显的障碍，因此各微处理器公司都纷纷推出多核结构的微处理器。
在九十年代末生产主流通用处理器的厂家很多，如Intel、AMD、IBM、HP、SUN、DEC、SGI等公司，形成了在通用处理器市场群雄逐鹿的局面。然而，经过近十年的市场洗牌，很多公司由于市场原因退出了通用处理器领域。目前，DEC、HP、SGI已经逐渐退出了处理器设计的角逐。
最早退出通用处理器市场的是DEC 的Alpha处理器。Alpha处理器无论从结构设计还是物理设计的角度都堪称技术的经典，甚至被很多教科书所采用，尤其是Alpha 21264采用0.35um的工艺实现四发射乱序执行的结构达到了600MHz的目标，现在也很难找到另外一支队伍能做出来。但在处理器市场中一个经验的规律是：技术越先进的公司，越没有市场。在DEC公司实现把同时多线程结构做到极致的Alpha 21464过程中，DEC公司就在1998被Compaq收购了。
具有讽刺意义的是，Alpha处理器的最早收购者，Compaq公司却比它更早消失。惠普公司在经过一笔富有争议的交易中合并了Compaq公司（这次的交易甚至导致了惠普管理层与包括惠普家族在内的部分股东的长时间的剧烈冲突）却马上面对一个个棘手的问题，即在扩展基于新的64位构架（IA64）系统生产线的同时，是否还要生产正在走下坡路的另外两个系列的产品（PA-RISC和Alpha）。目前，HP公司已经宣布原Compaq的所有Alpha处理器开发和服务都将逐步中止（至2010年），而原先EV8的开发小组已经完整地被Intel招募了并且马上就投入了IA64架构的研发工作中，Alpha退出历史舞台已经是不争的事实。HP公司自己开发的PA8000系列处理器在2004年1月发布双核的PA8800芯片后也很久没有看到新产品推出[10]。
生产MIPS系列高性能处理器的SGI公司以2002年宣布停止MIPS 18000的研发为标志，也退出了处理器研发的历史舞台。由于连续十几年的亏损，SGI公司已经难以为继。
在剩下的几个微处理器生产厂商IBM、Intel、AMD和SUN中，前三者目前还看不到停止研发处理器的迹象，但IBM已经宣布不再对外销售Power系列处理器。SUN公司是否继续研发处理器则很大程度上取决于其雄心勃勃的Ultra SPARC V能否取得成功。下面对上述几个公司在多核处理器的研发方面的情况做简单介绍。
（1）IBM是最先推出多核微处理器的厂商，在高度自动化的MPU开发工艺上采用0.13微米工艺实现的Power4+已成为多核微处理器的代表性产品。IBM在蓝色基因巨型机中使用自己的双核芯片，奠定了其在多核微处理器研制方面的领先地位。
2001年发布的Power4片内集成两个Power3处理器核，每个核为8路超标量处理器，乱序执行，一级Cache私有，分别含有32KB的数据Cache和64KB的指令Cache，共享片内1.5MB的二级Cache。Power4采用180nm制造工艺铜互连，7层金属布线，大约集成了1.74亿个晶体管[13]。
2004年IBM又发布了Power5，Power5是双核同时多线程微处理器，集成两个处理器核，每个核为同时多线程（Simultaneous Multi-Threading, 简称SMT）处理器，能够同时执行2个线程。Power5由Power4扩展而来，改造为SMT仅增加了24％的芯片面积。Power5片内集成了1.92MB的二级Cache，此外还集成了三级Cache的目录以及存储控制器。Power5采用130nm制造工艺，集成了大约2.76亿个晶体管，工作频率在1.90GHz左右[14]。Power4/Power5主要用于高性能服务器和适度规模并行计算机系统。
2006年发布的Power6采用IBM的65nm SOI工艺，10层金属层，目标是5G Hz。相对于90 nm的工艺，在同样功耗的情况下，性能提高了30%，主要原因是采用DSL（dual-stress line）技术，该技术通过在CMOS channel加上不同的应力来达到提高电子或电洞迁移率。Power6中主要通过电路设计提高主频，其处理器核的频率达到5GHz。Power6是两路的多核处理器（Chip Multi-Processor，简称CMP）设计，集成了两个同时多线程的处理器核，每个核含有私有的L2 cache。4个Power6可以封装在一个多芯片模组中（MCM），包括32MB的L3 victim cache。
（2）Intel在过去一直不断对外表示，要推出超过十亿晶体管的处理器以捍卫摩尔定律，而Montecito就是Intel带给全世界的答案：17.2亿晶体管[18]。在晶体管数目的竞赛中，Intel凭借Montecito取得遥遥领先的地位。Montecito是一款双核多线程处理器，同时开发指令集并行性和线程级并行性，每个处理器核在Itanium2的基础上增加了2路阻塞多线程机制。Montecito采用90nm的制造工艺，片内集成17.2亿晶体管，每个处理器核分别含有16KB 一级指令Cache、16KB一级数据Cache、1MB二级指令Cache、256KB二级数据Cache以及12MB 三级Cache，最大功耗大约为100W，但CPU会根据当时的情况自动超频或降频运行，最低功耗可减少到70W。Montecito被Microprocessor Report评为2004最佳的服务器处理器，于2005年下半年发布。Intel在自己微处理器的发展蓝图中指出，今后各个领域的CPU都将采用多核结构。Intel基于P4系列的双核处理器为SmithField，采用90nm工艺，将两个P4的处理器直接封装在芯片上采用共享前端总线的结构，Yonah的处理器为共享L2 caches和系统接口，可以部分消除之前的前端总线竞争冲突问题。
2006年Intel推出了基于Core构架的处理器Conroe（酷睿2），处理器核基于Pentium M，最重要的一点是增加了流水线的宽度，由处理3条x86指令到能处理4条x86指令，增强了SSE功能，由64位通路增加到128位的通路，以及能执行128位的读指令（load），在cache共享上，能动态调节cache的分配，最优化cache的性能。Intel的数据表明Conroe比上一代处理器在性能上提高了40%，而功耗降低了40%。
（3）AMD和Intel一直是全球处理器市场上的两大宿敌。面对处理器高功耗的制约，Intel和AMD不约而同地将目光转向了多核处理器。AMD发展64位多核CPU的步伐走在了Intel前面，2004年8月演示了双核Opteron，其产品供货于2005年中期开始。双核Opteron片内集成2个x86-64核，每个处理器核有独立的L2 cache，通过crossbar互联处理器核和系统请求接口，片内集成的内存控制器，此外还集成互连和I/O控制器，包含3个HyperTransport 接口，能够方便地实现多处理器互连和I/O通信。双核Opteron采用90nm制造工艺，晶体管数量在2亿个以上，功耗小于95W，大大提高了微处理器的实际效能，相对于Intel早期推出的双核处理器，AMD有极大的性能和功耗有效性优势[17，21]。
（4）SUN和IBM一直在高端服务器市场竞争激烈。2001年，IBM率先发布了它的双核处理器POWER4 ，而SUN公司直到2004年上半年才发布了它的第一款双核微处理器UltraSPARC IV，并在下半年推出了UltraSPARC IV+。UltraSPARC IV采用CMT（chip multithreading）技术，片上集成了两个UltraSPARC III的内核、二级Cache的tag体和MCU，外部缓存16MB，每个内核独享8MB。UltraSPARC IV由德州仪器生产，采用0.13微米工艺，主频1.2GHz，功耗100W，和UltraSPARC III管脚兼容，实现系统的平滑升级。UltraSPARC IV+是UltraSPARC IV的0.09微米工艺的升级版本，而且增加了片上高速缓存的容量，主频1.8GHz。根据Sun公司内部人士透露，Sun公司即将推出片内8个处理器核，每个处理器核4线程的UntraSPARC V[15]。
2004年Sun公司公布了Niagara，也称为UltraSPARC T1，包括8个处理器核，每个核支持4个线程，共支持32个线程[16]。2006年8月，Sun公司推出了Niagara-2，包括8个Sparc的处理器核，每个核支持8个线程，共享4MB的L2 cache，分为8个bank，16路组相联，使用Crossbar把处理器核和L2 cache互联，含有4个双通道的FBDIMM（fully buffered DIMM）内存控制器，含有两个网络端口，1个PCI-E x8的端口，其信号管脚为711个，管脚的总数为1831。
与国外微处理器设计厂家不断合并相对应的是国内微处理器设计能力在“十五”期间的快速增长。在过去的五年中，国内微处理器设计主要包括以下特点：（1）在通用处理器和嵌入式处理器的研发方面都蓬勃展开；（2）产业化刚开始起步，还需要较长时间形成规模产业化；（3）主要集中在单处理器核的设计方面，部分研究单位在单处理器的研发方面已经达到很高的水平，可望在“十一五”期间展开多核处理器的研发。
在国家863计划和中国科学院知识创新工程资助下，中科院计算所从事龙芯系列高性能通用处理器的研制，先后完成32位的龙芯1号、64位的龙芯2号和龙芯2号增强型处理器（简称龙芯2E）的研制。龙芯2E兼容MIPS III指令系统,采用四发射的动态超标量超流水线结构,实现了先进的转移猜测、寄存器重命名、动态调度等乱序执行技术，以及非阻塞的Cache访问、取数猜测（Load Speculation）、存数合并缓存（Store Fill Buffer）等动态存储访问机制。龙芯2E的浮点部件能够支持SIMD结构的媒体运算以及双单精度（Paired-Single）的浮点运算。龙芯2E片内含64KB一级指令高速缓存、64KB一级数据高速缓存、以及512KB二级高速缓存，片内集成了DDR内存控制器。龙芯2E采用意法半导体(ST)90nm工艺设计，主频达到1GHz，具有低功耗（5－8瓦）、高安全性特点，SPEC CPU2000的定点/浮点实测分值均达到500分，性能与中档的Intel P4处理器相当。基于龙芯2E的Linux-PC系统可以满足绝大多数的桌面应用，包括运行浏览器、办公套件、播放多媒体视频等。龙芯2E于2006年9月通过中科院组织的鉴定，鉴定专家组一致认为：“龙芯2E高性能通用CPU芯片在单处理器设计方面已达到国际先进水平，居国内通用CPU研制领先水平”。基于龙芯2E的低成本龙梦电脑、龙芯笔记本等样机已经研制出来，正进入试点阶段，产业化前景良好[1，2]。
目前，计算所正进行龙芯3号多核处理器的研制。龙芯3号将采用可扩展设计，处理器核数目很容易从几个扩展到几十个；将采用超级虚拟机技术，使得多种指令集（包括MIPS、Sun Sparc、X86）应用能够同时运行。此外，对于传统的如何利用多处理器核加速单线程问题，龙芯3号也将会采用软硬件结合的并行虚拟机方式加以解决。根据龙芯发展路线图，龙芯3号的第一个原型芯片将于2007年底推出。
2003年，国防科技大学承担了863计划《高性能通用CPU芯片》重大研究课题（YHFT64-I），2005年国防科大又承担了该项目的滚动支持项目。YHFT64-I采用目前EPIC技术，利用软硬件方法实现Intel 指令集兼容，能够并发执行8条指令。芯片设计采用了大量先进的微体系结构技术，如：多级分支预测技术、寄存器堆栈技术、控制前瞻/数据前瞻、谓词执行技术以及低功耗技术等，能够有效开发指令集并行性，极大提高处理器性能。YHFT64-1支持通用操作系统，支持多处理器结构，支持数据库、WEB等服务器应用。该芯片所有设计已经完成，采用Chartered 0.13μm Nominal 1P8M工艺，核心逻辑规模5800万晶体管，采用HPBGA封装，功耗12瓦，面积10X10mm2，引腿696个，工作频率300MHz，在2005年上半年完成投片。
此外，中芯微电子和北京大学、清华大学、同济大学等单位也已研制成功嵌入式CPU以及有关的SOC。
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